静态RAM与动态RAM相比

例7.1 静态RAM与动态RAM相比，各有什么特点? 解：两种RAM列成表以作比较

比较内容 存储容量 功耗 存取速度

例7.2 将包含有32768个基本存储单元的存储电路连接成4096个字节的RAM，则：

(1)该RAM有几根数据线? (2)该RAM有几根地址线?

解： 一个基本存储单元存放有一位二进制信息，一个字节为8位二进制信息，

32768=2=2×8=2×2。所以： (1) 有8根数据线；

(2) 有12根地址线，一次访问一个字节，即8位数据。

例7.3 RAM的容量为256×４字位，则：

(1)该RAM有多少个存储单元? (2)该RAM每次访问几个基本存储单元? (3)该RAM有几根地址线?

解： 一个基本存储单元存放有一位二进制信息，所以1024字位容量就有：

15

12

12

3

静态RAM 较大 较大 快 动态RAM 存储容量更大 更小 更快 (1) 1024个基本存储单元；

(2) 由四个基本存储单元组成一个4位的存储单元，所以，该存储器每次访问4个

基本存储单元；

(3) 有256=2，所以有8根地址线。

例7.4 试用256×４字位的RAM，用位扩展的方法组成一个256*8字位的RAM，请画出电路图。

解：256×４字位的RAM只有4位数据线，要扩大成8位时应采用位扩展的方法实现。将8位地址线、片选线、读/写控制线并联，RAM（1）的4位作扩展后8位的高4位，RAM（2）的4位作为扩展后的低4位，组成扩展后的8位数据输出。其扩展的连接电路如图所示：

8

例7.5 C850是64*1字位容量的静态RAM，若要用它扩展成一个128*4字位容量的RAM，需要几块C850?并画出相应的电路图。

解：该例原地址为64=2为6位，现要有128=2，需用7位地址线，因此要用地址扩展；数据线只有1位，现需要4位数据，同时要进行数据位扩展；所以要有8块C850是64*1字位容量的静态RAM。其连接后的电路如图所示：

A5－A0 A6 6

7

C850 RAM 1 C850 RAM 1 C850 RAM 2 C850 RAM 2 C850 RAM 3 C850 RAM 3 C850 RAM 4 C850 RAM 4 D3 1 D1

例7.6 按照编程工艺不同，只读存储器大致可分为哪几类?各有什么特点? 解： 熔丝/反熔丝型，EPROM型，EPROM型，Flash Memory型等。

例7.7 设某个只读存储器由16位地址构成，地址范围为000～FFF(16进制)。现将它分为RAM、I/O、ROM1和ROM2等四段，且各段地址分配为RAM段：000～DFFF；I/O 段：E000～E7FF；ROM1段：F000～F7FF；ROM2段：F800～FFFF。试：

(1)设16位地址标号为A15A14……A1A0，则各存储段内部仅有哪几位地址值保持

不变?

(2)根据高位地址信号设计一个选择存储段的地址译码器。

解：（1）RAM存储段地址：A15A14···A1A0为0000000000000000－ 1101111111111111，所有的地址都变；I／O存储段地址为

1110000000000000－1110011111111111，只有A15A14A13A12A11＝11100的地址 不变；ROM1存储段具体地址为1111000000000000－1111011111111111只有 A15A14A13A12A11＝11110五位地址不变；同理ROM2不变的地址为 A15A14A13A12A11＝11111五位；

（2）因此，四个存储区的地址译码输出方程分别为：

RAMA15A14A13 I/ORAMA12A11 ROM1A15A14A13A12A11

2

A15 A11 A0 连续存储器 & & & & A12 A11 ROM2A15A14A13A12A11 画出相应的框图如下：

例7.8 利用数据选择器和数据分配器的原理，将二只64*8容量的ROM分别变换成一只512*1字位和一只256*2字位ROM。

解：变换成512×1字位时用8选1的数选择器，变换成256×2字位的系统时用 双4选1的数据选择器，它们的电路图分别如下：

A0 A5 A0 A6 A7 A8 A5 64×8ROM 8/1数据 选择器 D0 64×8ROM 双4选1 数据选择器 D1 D0

A6 A7 例7.9 有两块16KB(2048*8)的ROM，试用它们构成：

(1)32KB(4096*8)的ROM； (2)32KB(2048*16)的ROM。

解：（1）用二片16KB(2048*8)的ROM，加一个反相器即可实现32KB(4096*8)的ROM，连接

图如图所示：

（2）该例只要进行数据位扩展即可，连接电路如图所示：

11位地址线 8位数据输出 2048×8 2048×8 M 1

例7.10 已知某8*4位PROM的地址输入为A3、A2、A1、A0，数据输出为D3、D2、D1、D0，且对应地址中存放数据如例表7.10所示，试求出各数据输出关于地址输入的逻辑函数表达式。

例表7.10

A3 A2 A1 A0 D3 D2 D1 A3 A2 A1 A0 D3 D2 D1 D0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 0 0 0 1 0 0 1 D0 1 0 1 1 1 1 0 0 1 1 0 1 1 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 1 0 0 0 0 0 0 0 1 0 0 1 0

解： D3=A3&A2&A1#A3&A2&A0#A3&A2#A3&A1&A0;

D2=A2&A1&A0#A2&A1#A2&A0; D1=A1&A0#A1&A0; D0=A0;

例7.11 试用PROM设计一个二位二进制数的乘法器。设被乘数为A1、A0，乘数为B1 、B0，乘积为P3、P2、P1、P0。试问：

(1)PROM的容量应该为多少字位?

(2)画出PROM实现该乘法器的编程逻辑图。 解： (1) 2×4；

P3=A1&A0&B1&B0;

(2)P2=A1&B1&B0#A1&A0&B1;

P1=A0&B1&B0#A1&B1&B0#A1&A0&B0#A1&A0&B1; P0=A0&B0;

例7.12 已知某逻辑电路如例7.12图所示，其中74LS161为一个四位二进制计数器，PROM

4

中对应地址存放的数据如例表7.12所示，设计数器初态为“0000” ，D=(D3D2D1D0)2,试：

(1)画出T=0～40秒内，输出数据D关于时间的变化波形。 (2)分析该电路实现了何种功能?

(3)若要用该电路实现一个近似的正弦波发生器，则PROM中的数据应如何存放 (4)若要改善波形的性能(如减少失真)，电路应如何改造?

图例7.12

表例7.12

A3 A2 A1 A0 D3 D2 D1 D0 A3 A2 A1 A0 D3 D2 D1 D0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1 0 0 0 0 1 1 1 0 1 1 0 0 1 0 1 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 解： 三角波发生器。

例7.13 CPLD器件与FPGA器件相比，各有哪些特点?它们分别适合设计何种类型的逻辑电路?

例7.14 参考教材图7.25，试问单独用一个GLB最多可实现多少个逻 辑变量的逻辑函数?能否用它们实现这些变量组成的的所有逻辑函数? 解： 18个，否。

例7.15 参考教材图7.34，试问四变量输入的逻辑函数发生器，需要多少个存储单元控制?最多可产生多少个逻辑函数?又可当作容量为多少字位的高速SARM? 相应的地址输入、数据输出是什么?

解： 2个存储单元；2种逻辑运算；16(字)×1(位)的SRAM。

例7.16 现要设计一个模四的可逆二进制计数器，当输入X=0时，实现加法计数，X=1时，实现减法计数。试画出描述该计数器的ASM流程图。

例7.17 现要设计一个110序列脉冲检测器，设输入序列为X，输出为Z。试画出描述该序列脉冲检测器的ASM流程图。

例7.18 (上机例)在Lattice公司的ISP Synario开发环境下，设计一个能显示时、分、秒的数字钟电路，并要求时、分、秒可调。

例7.19 (上机例)在Xilinx公司的Foundation 1.5开发环境下，设计一 个8位×8位的定点二进制乘法器。

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