Verilog流水灯设计实验

贵州大学实验报告

学院： 计算机科学与信息学院 专业：信息安全 班级： 姓名 实验时间 实验项目实用设计 名称 实验目1.通过实用电路的设计将组合逻辑电路和时序逻辑电路有机地联系在一起，进一步加深对译码器、计数器等功能部件的理解。 2.通过总体调试，掌握各模块间的联系。 2013-11-22 学号 指导教师 栾凤 实验组 成绩 的 学会观察Vector Wave功能仿真，并进行分析。 实验仪器 实任务1：流水灯 验要求：依次点亮D0-D7，重复。可自行增加花样。 原 理 module shiyan6(LED,CLK);//定义模块shiyan6接口为LED，CLK output[7:0]LED; //定义接LED为输出接口 input CLK; //定义接口CLK为输入接口 reg[7:0]LED; //定义LED为寄存器类型 initial //在仿真开始之前执行一下步骤 实 LED=8'b11111111; //将1111_1111赋给LED 验 always @(posedge CLK) //当CLK输入上升沿时执行一下步骤 begin 内 LED<=LED<<1; //将LED左移一位，最低位补0 容 if (LED==8'b00000000) //如果LED的值等于00000000是执行以下步骤 LED<=8'b11111111; //将1111_1111赋给LED end endmodule //模块定义结束 硬件：FPGA2C35-II开发板、USB ByteBlaster下载线 软件：Altera Quartus II 9.0集成开发环境 实验数据 可以从LED看出该模块实现了流水灯的功能 实验本次通过使用verilog只是设计出了流水灯 总结 指导教师意见 签名： 年 月 日 注：各学院可根据教学需要对以上栏木进行增减。表格内容可根据内容扩充。