利用与非门设计全加器以及异或门
1.利用与非门设计半加器
U1B46DSTM1DSTM2U1AAnBn132974LS001074LS00U1D12111374LS00Cn8U1C5174LS00274LS003U2ASnS1S1 AN BN SN C0s1.0s2.0s Time3.0s4.0s
2.利用与非门设计全加器
U1B465U1AAnBn13274LS009810DSTM3CnhalfCn-174LS0074LS001274LS00U3A3Cnall10U1C13274LS0074LS009874LS0012U1DU2A11Snhalf13U2C1374LS00574LS0012U2D11Snall46U2BS1S1DSTM1DSTM2S1 AN BN CN-1 SNALL Cnall0s0.5s1.0s1.5s2.0s Time
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2.5s3.0s3.5s4.0s
3.利用与非门设计异或门
试分析图19-1-2所示电路的逻辑功能。我们先不管半加器是一个什么样的电路，按组合数字电路的分析方法和步骤进行。 a.写出输出逻辑表达式
该电路有两个输出端，属于多输出组合数字电路，电路的逻辑表达式如下
b.列出真值表
半加器的真值表见表19-2。表中两个输入是加数A0和B0，输出有一个是和S0，另一个是进位C0。
c.给出逻辑说明
半加器是实现两个一位二进制码相加的电路，因此只能用于两个二进制码最低位的相加。因为高位二进制码相加时，有可能出现低位的进位，因此两个加数相加时还要计算低位的进位，需要比半加器多进行一次相加运算。能计算低位进位的两个一位二进制码的相加电路，即为全加器。具体见图19-1-3。
1+1101+010+110+001011+011110010A0B0S0C0C0S0S0S0S0
(a) 半加运算 (b) 全加运算
图19-1-3 半加和全加的运算规则
半加器和全加器的逻辑符号图见图19-1-4。有两个输入端的是半加器，有
三个输入端的是全加器，Σ代表相加。
A0B0∑C0S0AiBiCi-1∑CiSi
(a) 半加器 (b) 全加器 图19-1-4 半加器和全加器的逻辑符号
4.异或门的构成
异或门是一种十分有用的逻辑门，它实际上就是半加器的求和电路。前面
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已经提到异或逻辑关系式为
Y=AB+AB=A⊕B
对于图19-1-5(a)，输出逻辑表达式是
Y=AAB⋅BAB
实际上它可以变换为
Y=AAB⋅BAB
=AAB+BAB
=A(A+B)+B(A+B)
=AB+AB =A⊕B
&AB&&&YAB=1Y
(a) 异或门逻辑图 (b) 异或门符号
图19-1-5 异或门逻辑图及符号
异或门的逻辑符号见图19-1-5(b)，异或门的真值表十分简单，当A=B时，即A=B=0时，或A=B=1时，Y=0；当A≠B时，即A=0、B=1时，或A=1、B=0时，Y=1。异或门逻辑符号中的=1，表明输入变量中有一个“1”时，输出为“1”。而或门中的特征符号是≥1，表示输入变量中有一个“1”或一个以上“1”时，输出即为“1”。
请注意，每一个异或门只有二个输入变量，而异或运算可以对多个输入变量进行，多个变量异或运算的规律读者可以自行总结。
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