实验二 TTL集成逻辑门的逻辑功能与参数测试
一、实验目的
1．掌握TTL与非门逻辑功能的测试方法； 2．熟悉TTL与非门主要参数的测量方法；
3．熟悉TH-SZ型数字电路实验箱的结构和使用方法；
二、预习要求
1．什么叫TTL集成电路？它使用的电源电压是多少？ 2．说明TTL与非门不使用的输入端应如何处置？
3．复习TTL与非门的逻辑功能，主要参数的概念和测量方法；
4．TTL与非门的输出特性曲线？从中读取相关的参数值；
三、实验原理
1．与非门的逻辑功能
当输入端中有一个或一个以上是低电平时，输出端为高电平；只有当输入端全部为高电平时，输出端才是低电平。即有“0”得“1”，全“1得“0”.其逻辑表达式为Y=AB．
2．本实验采用4输入双与非门74LS20,即在一块集成块内含有两个互相的与非门，每个与非门有4个输入端。其逻辑符号及引脚排列如图2-1 (a) (b)所示：
Y=ABCD 1 2 3 4 5 6 7 (a)国家标准逻辑符号 (b) 74LS20引脚排列
图2-1 74LS20国家标准逻辑符号及引脚排列
四、实验器件
1．TH-SZ型数字电路实验箱 2．数字万用表UT56 3．TTL与非门74LS20 4．若干导线
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五、实验内容
1．验证TTL与非门74LS20的逻辑功能
在合适的位置选取一个14脚的集成块插座，按图2—2接好线。
每个门的4个输入端（假设为A, B, C, D）接逻辑开关输出插口，以提供“0”与“1”电平信号（开关向上，输出“1”；向下为“0”）。门的输出端（假设为Y）接LED发光二极管，LED亮为输出“1”，灭为输出“0”。按表2-1的真值表逐个测试集成块中2个与非门的逻辑功能。
表2-1 74LS20真值表
输 入 A1(1) B(2) C1(3) B1(2) 1 0 1 1 1 图2-2 74LS20逻辑功能测试电路
2．74LS20主要参数的测试（将测试值填入表2-2）
低电平输出电源电流ICCL、高电平输出电源电流ICCH、74LS20总的静态功耗、低电平输入电流IiL ,高电平输入电流IiH (IiH很小，可不测)扇出系数No（先测出允许灌入的最大负载电流IOL ）
（a） （b） （c） （d） 图2-3 74LS20主要参数测试电路
1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 输 出 Y1 Y2 2
(1)低电平输出电源电流ICCL
指所有输入端悬空，输出端空载，74LS20输出低电平时，电源提供给器件的电流。测试电路如图2-3 (a)所示。
(2)高电平输出电源电流ICCH
指每个门各有一个以上的输入端接地（最好全部接地），输出端空载，74LS20输出高
电平时，电源提供的电流。测试电路如图2-3 (b)示。 (3)计算74LS20总的静态功耗
ICCL和ICCH标志着器件静态功耗的大小,通常ICCL＞ICCH，所以静态功耗为PCCL=VCCICCH。
(4)低电平输入电流IiL
指被测输入端接地，其余输入端悬空时，由被测输入端流出的电流值。希望IiL越小 越好。测试电路如图2-3 (c)示。
(5)高电平输入电流IiH
指被测输入端接高电平，其余输入端接地，流入被测输入端的电流值。希望IiH越小 越好。测试电路如图2-3 (d)示（因为IiH很小，微安级，一般免于测试。本实验也不测）。
(6)扇出系数N0
指门电路能驱动同类门的个数，它是衡量门电路带负载能力的一个参数。 N0= I0L/IiL 一般N0>8
其中：IoL 是指当VOL达到规定输出的低电平的规范值（一般为0.4V）时，门电路允许灌入的最大负载电流。IOL测试电路如图2-4示：
图2-4 扇出系数测试电路 图2-5 电压传输特性测试电路
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表2-2 主要参数测试结果
ICCL（mA） 3．电压传输特性
门的输出电压U0随输入电压Ui而变化的曲线称为门的电压传输特性，通过它可以读得门电路的一些重要参数，如输出高电平UOH、输出低电平UOL、关门电平UOFF、开门电平UON、门限电平UTH等值。测试电路如图2-5所示：
(1)采用逐点测试法，即调节Rw,按表2-3逐点测得Ui及U0的值，然后绘制曲线。 表2-3 电压传输特性 Ui(V) UO(V) 0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.5 1.6 2.0 2.5 3.0 3.5 … ICCH（mA） IiL（A） IOL（mA） NO（计算） PCCL（计算） (2)绘制电压传输特性曲线，并读出输出高电平UOH、输出低电平UOL、关门电平UOFF、开门电平UON、门限电平UT的值，填入表2-4。
表2-4 门电路有关的重要参数
UOH(V) 六、实验报告要求
1．回答预习要求中提出的问题；
2．记录、整理实验结果，并对结果进行分析；
3．画出实测的电压传输特性曲线，从中读出输出高电平UOH、输出低电平UOL、关门电平UOFF、开门电平UON、门限电平UTH的值，并在图中标出。 七、实验注意事项
1．TTL电源电压使用范围为+4.5V---+5.5V之间，超过5. 5V将损坏器件；低于4. 5V器件的逻辑功能将不正常。实验中要求使用+5V。电源极性绝对不允许接错。
2．接插集成块时，要认清定位标记，不得插反。 3．连线之前，先用万用表测量导线是否导通。
4．输出端不允许直接接地或直接接+5V电源，否则将损坏器件。
5．TTL与非门74LS20不用的输入端可以悬空，示为“1”输入。为了保证逻辑的绝对可靠，最好将不用端全部接+5V电源。
UOL(V) UOFF(V) UOFF(V) UTH(V) 4
实验三 组合逻辑电路实验分析
一、实验目的
1．掌握组合逻辑电路的分析方法与测试方法； 2．了解组合电路的冒险现象及消除方法； 3．验证半加器、全加器的逻辑功能。
二、预习要求
1．复习组合逻辑电路的分析方法；
2．复习用与非门和异或门等构成的半加器、全加器的工作原理； 3．复习组合电路冒险现象（险象）的种类、产生原因，如何消除？
三、实验原理
1．组合逻辑电路
由很多常用的门电路组合在一起，实现某种功能的电路，它在任意时刻的输出，仅取决于该时刻输入信号的逻辑取值，而与信号作用前电路原来的状态无关。
2．组合逻辑电路的分析
是指根据所给的逻辑电路，写出其输入与输出之间的逻辑函数表达式或真值表，从而确定该电路的逻辑功能。其分析步骤为：
根据电路写出函数表达式 化成最简表达式 列出真值表 分析逻辑功能 3．组合电路的冒险现象
(1)实际情况下，由于器件的延时效应，在一个组合电路中，输入信号发生变化时，输出出现瞬时错误的现象，把这现象叫做组合电路中的冒险现象，简称险象。这里研究静态险象，即电路达到稳定时，出现的险象。可分为0型静态险象（如图3-1）和1型静态险象（如图3-2）:
图3-1 0型静态险象
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其输出函数Y=A+A,在电路达到稳定时，即静态时，输出Y总是1。然而在输入A变化时，输出Y的某些瞬间会出现0，Y出现窄脉冲，存在有静态0型险象。
图3-2 1型静态险象
其输出函数Y=A+A,在电路达到稳定时，即静态时，输出Y总是O。然而在输入A变化时，在输出Y的某些瞬间会出现1，Y出现窄脉冲，存在有静态1型险象。
（2）进一步研究得知，对于任何复杂的组合逻辑电路，只要能成为A+A或AA的形式，必然存在险象。为了消除险象，通常用增加校正项的方法，如果表达式中出现A+A形式的电路，校正项为被赋值各变量的“乘积项”；表达式中出现AA形式的电路，校正项为被赋值各变量的“和项”。
例如：逻辑电路的表达式为Y=AB+AC；当B=C=1时，Y=A+A，Y正常情况下，稳定后应输出1，但实际中出现了0型静态险象。这时可以添加校正项BC，则YAB+AC+ BC=A+A+1=1,从而消除了险象。
四、实验器件
1．TH-SZ型数字电路实验箱 2.双踪示波器YB4320G
3. 74LS00 74LS86 74LS02 4.若干导线
五、实验内容
1.分析、测试用与非门74LS00组成的半加器的逻辑功能 （1）写出图3-3的逻辑表达式
图3-3由与非门74LS00组成的半加器电路
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(2)根据表达式列出真值表3-1，并写出最简函数表达式
（3）根据图3-3，在实验箱上选定两个14脚的插座，插好两片74LS00，并接好连线，A, B两输入接至逻辑开关的输出插口。S, C分别接至逻辑电平显示输入插口。按表3-2的要求进行逻辑状态的测试，将结果填入表3-2，与表3-1进行比较，看两者是否一致。
表3.2 半加器理论值 表3.2 实验测量结果 A 0 0 1 1 B 0 1 0 1 Y1 Y2 Y3 S C
A 0 0 1 1 B 0 1 0 1 C D S= C=
2．分析、测试用异或门74LS86和与非门74LS00组成的半加器的逻辑功能,填入表3-3
表3.3 异或门组成的半加器
图3-4 异或门和与非门组成的半加器 S= C=
3．分析、测试用异或门74LS86、与非门74S00和或非门74LS02组成的全加器的逻辑功能
图3-5 全加器逻辑电路
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A 0 0 1 1 B 0 1 0 1 S C Ai 0 0 1 1 0 0 1 1 Bi 0 1 0 1 0 1 0 1 Ci-1 0 0 0 0 1 1 1 1 Si Si （1）根据逻辑电路写出全加器的逻辑函数表达式，并化为最简。 Si= Si=
（2）按图3—5连线，Ai、Bi、Ci的值按表3-4输入，观察输出Si、Si的值，填入表3-4。
4．观察冒险现象并消除
（1）按图3-6接线，当B=C＝1时，A输入矩形波（f＝1 MHZ以上），用示波器观察、记录Y波形。
（2）用添加校正项的方法消除险象。画出校正后的电路图，观察、记录校正后Y输出波形。
图3-6 险象的消除
六、实验报告要求
1．整理实验数据、图表，并对实验结果进行分析讨论。 2．总结组合电路的分析与测试方法。
3．对险象进行讨论。
七、实验注意事项
1．实验中要求使用+5V，电源极性绝对不允许接错。 2．插集成块时，要认清定位标记，不得插反。 3．连线之前，先用万用表测量导线是否导通。
4．输出端不允许直接接地或直接接+5V电源，否则将损坏器件。
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实验四 计数器及其应用（设计性）
一、实验目的
1．学习集成触发器构成计数器的方法。
2．掌握中规模集成计数器的使用方法及功能侧试方法。 3．用集成电路计数器构成1／N分频器。
二、实验预习要求
1．复习计数器电路工作原理。
2．预习中规模集成电路计数器74LS192的逻辑功能及使用方法。 3．复习实现任意进制计数的方法。
三、实验原理
计数器是典型的时序逻辑电路，它是用来累计和记忆输入脉冲的个数．计数是数字系统中很重要的基本操作，集成计数器是最广泛应用的逻辑部件之一。计数器种类较多，按构成计数器中的多触发 、器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器；根据计数制的不同，可分为二进制计数器、十进制计数器和任意进制计数器：根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等。本实验主要研究中规模十进制计数器74LS192的功能及应用。
1. 74LS192的主要原理
（1）74LS192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其逻辑符号及引脚排列如图4-1所示。
图4—1 74LS192逻辑符号及引脚排列
图中：CPU—加计数端 CPD一减计数端 /LD一置数端 CR一清零端 /CO一非
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同步进位输出端/BO一非同步借位输出端 D0、 D1、D2、 D3一数据输入端 Q0、 Q1、Q2、Q3一数据输出端74LS192功能如下表4—1：
输 入 CR 1 0 0 0 /LD X 0 1 1 CPu X X ↑ 1 CPD X X 1 ↑ D3 X d X X D2 X c X X D1 X b X X D0 X a X X Q3 0 d 输 出 Q2 0 c Q1 0 b Q0 0 a 加计数 减计数 74LS192、减计数的状态转换表如下表3—2：
加法计数（进位）
输入脉冲数 输 出 Q3 Q2 Q1 Q0 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 减法计数（借位） 2．计数器的级联使用
一个十进制计数器只能表示。0一9十个数，为扩大计数器范围，常用多个十进制计数器级联使用。同步计数器往往设有进位（或借位）输出端，所以可以选用其进位（或借位）输出信号驱动下一级计器。图4一2是由74LS192利用其进位输出／C0控制高一位的CPu端构成的加计数级联图。可以实现10＊10＝100进制（“00”一“99”）的计数；如果要构成减计数电路，则利用其借位输出／B0麟组高位的CPD端，实现（“99”一“00”）的减法计数，如果计数初始值为00—99其中一个数，则必须先在输入端D3—D0预置所要开始计数的初始值，令／LD＝0，将此初始值预置完成，此后重新置／LD=1。
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图4-2加计数级联图
3．任意进制计数的实现 （1）复位法获得任意进制计数器
假设已有N进制计数器，而需要得到一个M进制计数器时，只要M图4-3采用复位法构成的5进制加法计数器 图4-4采用复位法构成的60进制加法计数（2）利用预置功能获得任意进制计数器
图4-5是一个用两片74LS192级联构成的特殊12进制加法计数器电路。在数字钟里，对时位的计数序列是1，2，3,…11，12；是12进制，而且没有0。即从1开始计数、显示到12为止，当计数到13时，通过与非门产生一个复位信号，使74LS192 (2)[时的十位]直接置成0000,而74LS192（1）〔时的个位〕直接置成0001,从而实现了1-12计数。
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图4—5 采用预置法构成的特殊12进制加法计数器
四、实验仪器设备
1. TH-SZ型数字电路实验箱 2.两片74LS192 一片74LS00
五、实验内容
1．74LS192逻辑功能测试
74LS192的16脚接VCC=+5V，8脚接地，计数脉冲CPu和CPD由单次脉冲源提供，置数端（/LD）、数据输入端（D3—D0）分别接逻辑开关，输出端（Q3—Q0）接译码显示输入的相应孔A、B、C、D，同时接至逻辑电平LED显示插孔，/C0和/B0接逻辑电平LED显示插孔。按表4—1逐项测试，判断该集成块的功能是否正常。
表3-1逐项测试，判断该集成块的功能是否正常， （1）清零（CR）
令CR=1，其它输入端状态为任意态，，记录Q3Q2Q1Q0的状态和译码显示的数值。之后，置CR=0。
（2）置数（/CD）
当CR=0, /LD=0，CPu、CPD任意态时，74LS192处子置数状态。D3D2DlD0任给一组数据，输出Q3Q2QlQ0与D3D2DlD0数据相同，若:D3D2DlD0=G011,记录Q3Q2QIQ0的状态和译码显示的数值。 （3）加法计数
令CR=0，／LD=1，CPD=1, CPu接单次脉冲源。在清零后送入10个单次脉冲，观察输出状态变化是否 发华在CPu的上升沿。记录译码依次显示数字的情况。
（4）减法计数
令CR=0，／LD=1，CPu=l，CPD 接单次脉冲源。在清零后送入10个单次脉冲，观察输出状态变化是否发生在CPD 的上升沿。记录译码依次显示数字的情况。 2.任意进制的实现
（1）用复位法获得9洲和78洲加法计数器，分别画出电路图，并连线验证其功能（可以参照图4-3和图4-4）。74LS192的16脚接VCC=+5V, 8脚接地；CPD =1, /LD=1，Q3—Q0接译码显示输入的相应插孔A, B, C、D。
（2）用预置法获得30进制（从1开始计数）加法计数器，画出电路图，并连线验证其功能可以参照图4-5)74LS192的16脚接VCC=+5V，8脚接地；CPD =1，/LD=1, Q3—Q0
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接译码显示输入的相应插孔A、B、C、D。 六、思考题
将两位十进制加法计数器改为两位十进制减法计数器，实现由99一00递减计数。
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