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第ｌ２卷第５期 电路与系统学报 ＶＯｌ＿ｌ２ Ｎｏ．５ ２００７年ｌ０月 Ｊ０ＵＲＮＡＬ ＯＦ ＣＩＲＣＵＩＴＳ ＡＮＤ ＳＹＳＴＥＭＳ Ｏｃｔｏｂｅｒ， ２００７ 文章编号：１００７—０２４９（２００７）０５—００８８・０４ 运用级间并联电感的级联ＣＭＯＳ低噪声放大器的优化设计 李霖， 楼东武 （浙江大学信息与电子工程学系，浙江杭州３１００２７） 摘要，本文介绍了一种运用级间并联电感优化ＣＭＯＳ低噪声放大器的设计方法。传统的级联低噪声放大器可以从 两级级联放大器的角度出发，视为共源级和共栅级的级联，由于共栅极的极好的隔离性，两级放大器可以分别设计。 理论分析表明：在共源极和共栅极间引入级间匹配网络，即并联一个电感加强两极间的耦合，可以有效的改善低噪放 的功率增益和噪声性能。文章最后用一个工作于５ＧＨｚ的低噪放的设计实例，验证了理论分析的正确性。 关键词，低噪放；级联；级间电感；功率增益；噪声 中图分类号ｔ ＴＮ７２２．３ 文献标识码ｔ Ａ １ 前言 现代ＣＭＯＳ工艺的持续发展，大大提高了ＣＭＯＳ在高频段的性能，从而使得使用ＣＭＯＳ工艺的 射频集成电路（ＲＦＩＣ）前端成为可能。低噪声放大器，简称低噪放，是ＲＦＩＣ接收系统的第一级（直 接与天线相连）。低噪放的设计必须兼顾许多因素，如噪声系数、稳定性、增益、线性度等。但由于低 噪放的主要作用在于降低整个系统的噪声性能，因此设计低噪放中的最大挑战是， 如何在兼顾其它性能的前提下，尽可能的提高低噪放的噪声性能。 低噪放设计中普遍采用的结构是共源共栅级联结构，如图１。该结构由两个 ＭＯＳＦＥＴ，Ｍ１和Ｍ２组成。Ｍ１和Ｍ２以共源共栅形式连接。在输入极Ｍ１的源极， 接电感Ｌ ，形成源极负反馈。而Ｍ１的栅极接另一电感Ｌｇ，做匹配用。源极负反馈 使得该结构的输入阻抗： 图１＃源＃栅 Ｚｍ＝ 缈（ ＋Ｌｓ）＋１ ＋ ≈坼 （谐振时） （１） 级联结构 这种结构使用等效电阻∞ＴＬｓ实现与输入端的匹配而无须引入实际电阻，因而减少了额外的热噪 声。许多文献如［１～４】，对这种结构的噪声性能进行了详细分析，也有大量基于该结构的实验室芯片如 ｆ１，４】出现。本文从两级放大器级联的角度出发，对上述结构提出了一种新的改进方法，即将普遍采用 的共源共栅结构看作两个相互的级联的放大器，在共源共栅之间引入级间匹配网络，可以在提高 低噪声放大器增益的同时降低了噪声系数。文章结构安排如下：第二节推导级间匹配电路的具体实现 方法和加入级间匹配电路后对低噪放性能的影响；第三节给出了一个５ＧＨｚ ＣＭＯＳ级联低噪声放大器 的设计实例，说明在引入级间匹配网络后，ＬＮＡ噪声和增益性能的都得到了明显的改善。 ２ 理论分析 由于共栅极良好的隔离性，可以把传统的共源共栅源极负反馈低噪声 放大器，看作共源级放大器和共栅级放大级的级联，两级放大器分别单独 分析设计如图２，其中 １，ＧＰ２分别为第一级和第二级的功率增益，，１， 分别为第一级和第二级的噪声系数。依据这种方法： 则整个系统的功率增益 图２低噪声放大器两 ＝ＧｅＩＧｅ２ （２） 级级联系统图 则整个系统的噪声系数 收藕日期，２００４—０６—３０ 修订日期：２００４—０８—１０ 维普资讯 http://www.cqvip.com 第５期 李霖等：运用级间并联电感的级联ＣＭＯＳ低噪声放大器的优化设计 ８９ Ｆ＝ ＋ ／ＧＰｌ （３） 下面将分别分析共源级 和共栅极的性能。 ２．１ 共源极 图３（ａ）是共源极部分的 （ａ） （ｂ） （ｃ） 小信号模型。其中 ， 图３共源极小信号图 分别是图中相应点的电压，，１，／２则为图中相应支路的电流。根据文献［５］，可以运用ｍｉｌｌｅｒ等效，将 图３（ａ）中的ｃ １和 分别等效为图３（ｂ）中的 １， １和Ｌ １，Ｌ １。换算公式如下： Ｃｇｌ＝Ｃｇｄ１（１－ｖ２／ｖ１） （４） Ｃｄｌ＝Ｃｇｄ１（１一 ／ ） （５） Ｌ ｌ：Ｌ （１－１２／／１） （６） Ｌ ２＝Ｌｓ（１－Ｉｌ／／２） （７） 尽管严格的说上面式子中的ｖ２／ｖ￣， ，１２／／ ，』 ：必须在关心的频率下计算，然而如果只是对 电路进行定性的分析，根据文献［５］，采用低频的值是可以接受的。对图３（ｂ）进行的阻抗合并和电路变 换，可以得到图３（ｃ）的电路模型，其中 ＝ｇ。 ＋ ， ＝ｇ ＋ Ｇ ＝ｇｍｌ ∥ ｃ 。由图３（ｃ）， 那么： 共源极的输入阻抗 ｒ／ｎｌ＝ ｌ＝ｇｇｌ＋ ｇｌ （８） 共源极的输出阻抗 ｒｏ ｌ＝ｊｃｏｏＣｄｌ （９） 可共源极的功率增益 ：（ ）ｃ 牛‘ｌ Ｇ Ｇ 丽１ （１０） 图４共栅极小信号图 ２．２共栅极 共栅极的小信号图见图４。由于 ：＝ｇ ：＋ ：与 在工作频率谐振，由图４可以求出： 共栅极的输入阻抗 ２：ｇ ２＋ Ｃｇｓ２ （１１） 对于共栅极，它的特征角频率Ｏ）Ｔ＝ｇ ：／Ｃ ：，而 ＜＜ ，因此 ｇ ２＞＞ Ｃ ２，因此 ｒ／ｎ２ ｇ ２ （１２） 共栅极的功率增益 图５ 加入级问并联电感 ＧＰ２一ｇ ２ （１３） 的两级级联系统图 ２＿３ 级间匹配的实现及其对低噪放性能的影响 由式（１０）可见，若Ｙ 是感性导纳，即 ＜０，两级间的耦合加强，在其他条件不变的情况下， 可以提高第一级放大器的功率增益ＧＰ１。而按照式（２）（３），Ｇ尸１增加，则能够在增加整个系统的功率 增益的同时，降低整个系统的噪声系数。但在传统的共源共栅源极负反馈低噪声放大器，共源极的负 载是共栅极的输入阻抗，而由式（１１）知，共栅极的输入阻抗是容性的，因此不利于Ｇｅ１的提高。但 如果在两级放大器之间，见图５的Ｘ点，接入一个并联电感Ｌ ，使得放大器两级之间能够实现更好的 耦合，加强级问匹配，则能够有效的实现提高Ｇｅ 的目的。下面将具体分析加入级问电感Ｌ 后对低噪 放性能的影响。 维普资讯 http://www.cqvip.com 电路与系统学报 第１２卷 ＋志＋一， Ｊ 由式（３）可见，共栅极噪声Ｆ２对整体噪声的贡献与共源极功率 ｏ。。 ｃ２ ｏｐＦ ． 增益Ｇｐｌ成反比，共源极的噪声Ｆ１对整体噪声的贡献与Ｇｅｌ无关。而 Ｍ４ ２５ｐｍ ］Ｌ＿— 盘 荔 而２不影响共源极的噪声贡篓献， 三也就改善了 低噪放的整体噪声性能。 献热桀 最． 一． 一 ．３．３加入级间电感对低噪放的稳定性的影响 按照文献［６】， 果 。 … ｝ ．４ｎＨ 源极的ｙ 数求共源极输入导纳，则： 图６级问匹配 共源共 Ｙ２￣／（Ｙ２ ＋ ） （１８） ，一 莱 函’ ＜ 。这个负电导将供给回路能量，在回路中引入正反馈，而且负电导 的负值越大，正反馈就越强。如果感性的 足够大，甚至可能使 ｌ＝０， 使放大器失去放大功能，处于自激振荡状态。因此级问电感的接入，会降 低放大器的稳定性能，但由于共源共栅源极负反馈低噪放的共源极的ｙ１】 相对于引进的负电阻比较大，因此对稳定性的影响不大。 ３ 低噪声放大器的仿真 为了验证以上的理论分析，下面将对一个采用ＴＳＭＣ０．１８ｇｍ工艺，利 ＬＮＡ功率增益的影响 用由ＴＳＭＣ提供的０．１８ｇｍ ＣＭＯＳ ＢＳＩＭ３仿真模型设计的工作在５ＧＨｚ的 低噪放，运用仿真工具ＨＰ ＡＤＳ仿真。图６是进行仿真的共源共栅级联低 噪放的系统图。其中源极负反馈电感 ，栅极电感 ，共栅极漏极电感 均用片上螺旋电感 】（Ｏ＝６）实现。级间并联电感 期的调试。 图８扫描级间电感￡ 对 可见，加入合适的 ，可以提高舵１。在图７中，当Ｌ ＝２ｎｉｌ时，功率增 ＬＮＡ噪声系数的影响 采用片外电感 （Ｏ＝ｏ０）实现，这既可以避免片上电感品质因数不高的缺点，又方便后 仿真一、扫描级间电感 对ＬＮＡ功率增益的影响。仿真结果见图７。 频率（ＧＨｚ） 维普资讯 http://www.cqvip.com 第５期 李霖等：运用级间并联电感的级联ＣＭＯＳ低噪声放大器的优化设计 ９１ 益取得最大值为１ １ｄＢ。 仿真二、扫描级间电感 对ＬＮＡ噪声系数的影响。仿真结果见图 １ 害・ １ １ ８，加入合适的 可以有效的降低低噪放的噪声系数。在图中，当Ｌ ＝ ２ｎｉｌ时，噪声系数最小，比没加入电感时的噪声系数，小了０．３４ｄＢ。 仿真三、扫描级问电感￡ 对ＬＮＡ稳定性的影响。仿真结果见图９， 当 加入时，表征放大器稳定性的稳定因子（Ｒｏｌｌｅｔ因子）ｋ的变化趋 频率（ＧＨｚ） 势是降低的，但是变化的量比较小，且始终大于１，也就是说接入 后， 稳定。 图９扫描级间电感 对 ＬＮＡ稳定性的影响 表１优化后的低 噪放性能 工作频率 电源电压 功耗 噪声系数 】 虽然对低噪放的稳定性会有一定影响，但影响并不大，且在工作频段仍然保持 根据上面仿真结果， 可以取２ｎＨ，此时噪声与增益性能都已非常接近最 ５ＧＨｚ ２Ｖ １０ｍＷ ２．４４ｄＢ ｌ１．Ｏ】ｄＢ 优值。加入级问并联电感 后的ＬＮＡ性能见表１。以上数据表明在引入级问 匹配电感 后，ＬＮＡ噪声与增益性能得到明显的改善。 ４ 结论 本文从两级级联放大器的角度出发，将传统的ＣＭＯＳ级联低噪声放大器，看作共源级放大器和共 栅级放大级的级联，提出了一种改进的共源共栅低噪声放大器结构。全文围绕提高第一级即共源极的 功率增益这一核心问题，通过对共源级和共栅级的小信号分析，得出在两级问加入级问匹配网络，匹 配电路可以由一个级问并联电感实现，可以在提高低噪声放大器增益的同时降低了噪声系数。文章最 后用一个５ＧＨｚ ＣＭＯＳ低噪声放大器的设计实例对理论分析进行了验证，仿真结果表明，在共源共栅 结构之问引入级问匹配电感后，低噪声放大器的噪声和增益性能得到了明显改善。 参考文献： ［１］ Ｄ Ｋ Ｓｈａｅｆｆｅｒ，ｅｔ ａ１．Ａ １ ５－Ｖ，１．５－ＧＨｚ ＣＭＯＳ Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ［Ｊ］．ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，１９９７，３２（５）：７４５—７５９． ［２】Ｔ Ｈ Ｌｅｅ．Ｔｈｅ Ｄｅｓｉｇｎ ｏｆ ＣＭＯＳ Ｒａｄｉｏ・Ｆｒｅｑｕｅｎｃｙ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ［Ｍ】．Ｃａｍｂｒｉｄｇｅ Ｕｎｉｖ．Ｐｒｅｓｓ，１ ９９８． ［３］ Ｗｅｉ Ｇｕｏ，ｅｔ ａ１．Ｔｈｅ Ｎｏｉｓｅ ａｎｄ Ｌｉｎｅａｒｉｔｙ Ｏｐｔｉｍｉｚａｔｉｏｎ ｆｏｒ ａ １．９－ＧＨｚ ＣＭＯＳ Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｉｆｅｒ［Ａ］．ＡＳｌＣ，２００２．Ｐｒｏｃｅｅｄｉｎｇｓ．２００２ ＩＥＥＥ Ａｓｉａ－Ｐａｃｉｉｆｃ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ［Ｃ］．２００２．２５３—２５７． ［４］Ｊｕｎｇ—Ｓｕｋ Ｇｏｏ，ｅｔ ａ１．ａ ｎｏｉｓｅ ｏｐｔｉｍｉｚａｔｉｏｎ ｔｅｃｈｎｉｑｕｅ ｆｏｒ ｉｎｔｅｇｒａｔｅｄ ｌｏｗ—ｎｏｉｓｅ ａｍｐｌｉｉｅｒ［Ｊ］ｌｆ ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ—Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，２００２，３７（８）： ９９４．１００２． ［５］ Ｂｅｈｚａｄ Ｒａｚａｖｉ．Ｄｅｓｉｇｎ ｏｆＡｎａｌｏｇ ＣＭＯＳ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ［Ｍ］．ＭｃＧｒａｗＨｉｌｌ，１９９８． ［６］ 张肃文，陆兆熊．高频电子线路第三版［Ｍ］．高等教育出版社，２００３． ［７］ Ａ Ｍ Ｎｉｋｎｅｊａｄ，ｅｔ ａ１．Ａｎａｌｙｓｉｓ，Ｄｅｓｉｇｎ，ａｎｄ Ｏｐｔｉｍｉｚａｔｉｏｎ ｏｆ Ｓｐｉｒａｌ Ｉｎｄｕｃｔｏｒｓ ａｎｄ Ｔｒａｎｓｆｏｒｍｅｒｓ ｆｏｒ Ｓｉ ＲＦ ＩＣｓ［Ｊ］＿ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ—Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，１９９８，３３（１ Ｏ）：１４７０—１４８１． 作者简介：李霖（１９７７．），男，浙江大学信电系硕士，主要研究领域为无线通信中射频集成电路（ＲＦＩＣ）和微波集 成电路（ＭＩＣ）的设计。 Ｏｐｔｉｍｉｚｅ ｃａｓｃａｄｅ ＣＭＯＳ ｌｏｗ ｎｏｉｓｅ ａｍｐｌｉｆｉｅｒ ｕｓｉｎｇ ｉｎｔｅｒ－ｓｔａｇｅ ｉｎｄｕｃｔｏｒ ＬＩ Ｌｉｎ．ＬＯＵ Ｄｏｎｇ—ｗｕ （Ｄｅｐｔ．ｏｆＩｎｆｏｒｍａｔｉｏｎ＆Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｉｎｇ，Ｚｈｅｊｉａｎｇ Ｕｎｉｖｅｒｓｉｔｙ，Ｈａｎｇｚｈｏｕ ３ １００２７，Ｃｈｉｎａ） Ａｂｓｔｒａｃｔ：Ｉｎ ｔｈｉｓ ｐａｐｅｒ，ａ ｎｏｖｅｌ ｄｅｓｉｇｎ ｍｅｔｈｏｄ ｆｏｒ ＲＦ ＣＭＯＳ ｌｏｗ ｎｏｉｓｅ ａｍｐｌｉｉｆｅｒｓ（ＬＮＡ）ｉｓ ｐｒｅｓｅｎｔｅｄ．ｔｈｅ ｃａｓｃａｄｅ ＬＮＡ ｉｓ ｃｏｎｓｉｄｅｒｅｄ ａｓ ａ ｔｗｏ—ｓｔａｇｅ ａｍｐｌｉｉｅｒ．Ｃｏｎｓｉｄｅｒｉｆｎｇ ｔｈｅ ｈｉｇｈ ｉｓｏｌａｔｉｏｎ ｐｒｏｐｅｒｔｙ ｏｆ ｔｈｅ ｃｏｍｍｏｎ ｇａｔｅ ｓｔａｇｅ，ｔｈｅ ｔｗｏ ｓｔａｇｅｓ ｃａｎ ｂｅ ｄｅｓｉｇｎｅｄ ｓｅｐａｒａｔｅｌｙ．Ａ ｐａｒａｌｌｅｌ ｉｎｄｕｃｔｏｒ ｉｓ ｕｓｅｄ ａｓ ｔｈｅ ｍａｔｃｈｉｎｇ ｃｏｍｐｏｎｅｎｔ，ｗｈｉｃｈ ｉｎｃｒｅａｓｅｓ ｔｈｅ ｏｖｅｒａｌｌ ｇａｉｎ ａｎｄ ｄｅｃｒｅａｓｅ ｔｈｅ ｎｏｉｓｅ ｆｉｇｕｒｅ．Ｕｓｉｎｇ ｔｈｉｓ ｍｅｔｈｏｄ，ａ ５ＧＨｚ ＬＮＡ ｉｓ ｄｅｓｉｇｎｅｄ ａｎｄ ｓｉｍｕｌａｔｅｄ ｔｏ ｖｅｒｉｆｙ ｔｈｅ ｖａｌｉｄｉｔｙ ｏｆ ｔｈｅｏｒｅｔｉｃａｌ ａｎａｌｙｓｉｓ． Ｋｅｙ ｗｏｒｄｓ：ｌｏｗ ｎｏｉｓｅ ａｍｐｌｉｉｅｒ；ｃａｓｃａｄｅ；ｉｆｎｔｅｒ—ｓｔａｇｅ ｉｎｄｕｃｔｏｒ；ｎｏｉｓｅ ｆｉｇｕｒｅ ｇａｉｎ
