复合介质层SOI高压器件电场分布解析模型

第２７卷第ｌ１期　半导体学报　ＶＯ１．２７　ＮＯ．１１　２００６年１１月　ＣＨＩＮＥＳＥ　ＪＯＵＲＮＡＬ　ＯＦ　ＳＥＭＩＣ０ＮＤＵＣＴ０ＲＳ　ＮＯＶ．．２００６　复合介质层ＳＯＩ高压器件电场分布解析模型＊　罗小蓉　李肇基　张　波　（电子科技大学微电子与固体电子学院，成都６１００５４）　摘要：提出复合介质埋层ＳＯｌ（ｃｏｍｐｏｕｎｄ　ｄｉｅｌｅｃｔｒｉｃ　ｂｕｒｉｅｄ　ｌａｙｅｒ　ＳＯＩ，ＣＤＬ　ＳＯＤ高压器件新结构，建立其电场和电　势分布的二维解析模型，给出ＣＤＬ　ＳＯＩ和均匀介质埋层ＳＯＩ器件的ＲＥＳＵＲＦ条件统一判据．ＣＤＬ　ＳＯＩ结构利用　漏端低ｋ（介电常数）介质增强埋层纵向电场，具有不同ｋ值的复合介质埋层调制漂移区电场，二者均使耐压提高．　借助解析模型和二维数值仿真对其电场和电势进行分析，二者吻合较好．结果表明，对低ｋ值为２的ＣＤＬ　ＳＯＩ　ＬＤＭＯＳ，其埋层电场和器件耐压分别比常规ＳＯＩ结构提高了８２％和５８％．　关键词：复合介质层；纵向电场；调制；击穿电压；ＲＥＳＵＲＦ判据　ＥＥＡＣＣ：２５６０Ｂ；２５６０Ｐ　中图分类号：ＴＮ３８６　文献标识码：Ａ　文章编号：０２５３－４１７７（２００６ｌ１１－２００５—０６　件的横向和纵向电场进行调制，使器件耐压大大提　１　引言　高．借助解析模型和数值仿真研究了器件电场分布、　电势分布以及耐压与器件结构参数的关系．结果表　ＳＯＩ器件的高速、低功耗、抗辐照以及便于隔离　明，二者吻合较好，且ＣＤＬ　ＳＯＩ结构大大提高了器　等优越性能使其受到广泛关注［１］，但较低的纵向耐　件的击穿电压．　压限制了其在高压功率集成电路中的应用．通过增　强埋层电场而提高器件纵向耐压是非常有效的方　２结构与模型　法．如在Ｓｉ／埋层间引入ｎ　薄层、ＳＩＰＯＳ层以及屏蔽　槽等结构ｌ＿２　］，通过引入电荷而增强埋层电场；　ＣＤＬ　ＬＤＭＯＳ器件结构如图１所示．该结构将　Ｍｅｒｃｈａｎｔ等人还设计了超薄漂移区横向线性掺杂　低ｋ介质引入电场最强的漏端埋层，其介电常数用　结构，利用缩短电离积分路径来提高硅的雪崩击穿　ｋ　表示，源端埋层采用ＳｉＯ２，其介电常数ｋ　＝ｋ。　电场，从而增强埋层电场［７］．以上ＳＯＩ结构的埋层　＝３．９．图中ｔ。，ｔ。分别代表ｓｉ层和埋层厚度，Ｌ　，　无一例外采用传统介质ＳｉＯ　．尽管有文献提出采用　Ｌ　分别表示漂移区长度和埋氧层长度，Ｌｏ，Ｌｓ分　埋空隙ＳＯＩ结构和ＳＯＮ（ｓｉｌｉｃｏｎ．ｏｎ．ｎｏｔｈｉｎｇ）ｌ＿１　］，　别为漏区、源区宽度．假定器件的横向设计应用了结　但因空隙临界击穿电场低，不可能用于提高纵向耐　压．部分低ｋ介质具备低泄漏电流、高附着力、高硬　度、高稳定等性能，可望用于ｓｏＩ材料的埋层以增　●　ｏ　＂ｘ强埋层电场．如低ｋ介质ＳｉＯＦ保留了较多Ｓｉｏ　的　Ｑ一　，　人ｎｔ　厂？。＿．　性质，与已有的Ｓｉｏ　工艺能很好地兼容，ｋ在２．８　．＿＿Ｌ　ｎ　ｏ　～３．７之内，且临界击穿电场为９．２～１０．１ＭＶ／　ｉ　１１　ｃｍ［１３～１　５１：Ｐ　．　如　埋　基于ｓｉ层和介质埋层间的电位移连续性和上　卜＿Ｌ　：　述低ｋ介质的特性，本文提出复合介质层ＳＯＩ高压　Ｐ。衬底　器件新结构——ｃＤＬ　ｓｏＩ，并通过求解二维Ｐｏｉｓｓｏｎ　方程，建立该器件的解析模型，给出ＣＤＬ　ＳＯＩ和均　匀介质层ＳＯＩ　ＲＥＳＵＲＦ条件统一判据．该结构的介　图１　ＶＬｋ　ＳＯ１　ＬＤＭＯＳ结构剖面图　Ｆｉｇ．１　Ｃｒｏｓｓ　ｓｅｃｔｉｏｎ　ｏｆ　ＶＬｋ　ＳＯ１　ＬＤＭＯＳ　质埋层由ｋ值不同的介质组成，利用不同ｋ值对器　＊国家自然科学基金（批准号：６０４３６０３０），武器装备预研基金（批准号：９１４ＯＣ０９０３Ｏ５Ｏ６ＤｚＯ２），军用模拟集成电路国防科技重点实验室基金　（批准号：９１４０Ｃ０９０３０５０６０５）资助项目　十通信作者．Ｅｍａｉｌ：ｘｒｌｕｏ＠ｕｅｓｔｃ．ｅｄｕ．ｃｎ　２００６．０５．２６收到，２００６．０７．０４定稿　⑥２００６中国电子学会　维普资讯 http://www.cqvip.com

半导体学报　第２７卷　终端和ＲＥＳＵＲＦ等技术，击穿发生在漏端下方的　坐标轴的选取如图１所示．将ＳＯＩ层电势沿Ｙ方向　进行Ｔａｙｌｏｒ展开，并取前三项作为其近似，可得　ｓｉ／埋层界面．在漏端的ｓｉ／Ｎ层界面，电位移连续性　为：　ｋ　２　ＥＩ＝ｋ　ｓＥｓ　Ｉ（１）　（　，ｙ）　ｆｆ（　）＋　¨（　）ｙ＋　２ｆ（　）Ｙ。，将其代入　（３）式，利用边界条件，获得表面电势　。（　）满足　ｆ譬＝　ｓ　ｋ　ｓ　（２）　ａ。ｊ＆ｆｆ（ｘ）ｊ＆ｆｆ（　）ｑＮｄ　—　广一—　一一　’　其中　。是漏端埋层承受的电压．从（１）和（２）式可　见，ｔ－相同时，降低ｋ。可以增强埋层电场Ｅ。，提高　纵向耐压；ｋ　ｚ相同时，增加埋层厚度ｔ　也提高纵向　耐压．　０　Ｙ＜ｔ　ｓ　（４）　其中ｔｉ＝ｔ　√　ｆ为ＳＯＩ结构的特征厚　０，　１（０，０）＝０，　当漏极接足够高的正电压　，栅极、源极和衬　底接地，漂移区全部耗尽时，漂移区和埋层按Ｌ　分　成两区，若忽略内建势的影响，则各区电势满足下列　２Ｄ　Ｐｏｉｓｓｏｎ方程：　度，Ｋ。＝ｋ　／ｋｉ．借助边界条件　（　，ｔ　ｓ＋ｔＩ）　１（Ｌ１，０）＝　２（Ｌ１，０）＝Ｖ１，　２（Ｌ　ｄ，０）＝Ｖｄ　（５）　３ｘ。　＋　　‘ａ　Ｖ２　＝一　ｋ，　’　解得表面电势和电场分布　（３）　０　Ｙ＜ｔ　ｓ，ｆ＝１，２　＝ｃ　。　×　，。　Ｌ　ａ一　一ｃ　一　×　＋　，Ｌ　Ｌ　ｆ　Ｉ　Ｅ１（舢）ｌ＝（　）　×　，　。　Ｌ　ｌ－Ｅｚ　ｃ　，。　－＝ｃ　ａ一　其中　３结果与讨论　｛　＿　＋ｃ　。一　×了　，Ｌ。　≤Ｌ　（７）　ｑＴＮｄ　ｔ　２　：　电场　ｉ　电ＳＯＩ￣Ｌｔ五ｌ　Ｖａ姻　基于上述耐压机理，讨论漏端下纵向电场和电　势分布．图２（ａ）为ＣＤＬ（ｋ１＝３．９，ｋ２＝２，３）ＳＯＩ结　构和常规ＳｏＩ结构（ｋ　＝ｋ。＝３．９）ＬＤＭＯＳ在各自　最高击穿电压下纵向电场和电势分布的仿真结果．　图２（ａ）显示与（１）式一致，漏端下埋层纵向电场Ｅ。　取决于ｋ。，ｋ。越小，Ｅ。愈大，从而使埋层成为耐压　的主要承担者，充分发挥了埋层临界击穿电场高的　优点．对ｔＩ＝１　ｍ，ｋ１＝３．９，ｋ　２＝２的ｃＤＬ　ｓｏＩ　ＬＤＭＯＳ，其埋层电场和器件耐压分别为２２２Ｖ／ｇｍ　和２６７Ｖ，而常规ＳｏＩ结构分别为１２２Ｖ／ｇｍ和　１６９Ｖ，ＣＤＬ　ＳＯＩ的埋层电场和器件耐压分别提高　了８２％和５８％．纵向电势如图２（ｂ）所示．该图表　明，几种结构的漂移区耐压（Ｖ　＝Ｖ（０）．Ｖ（ｔ　））几　乎相同，ＣＤＬ结构埋层承受的耐压（Ｖ（ｔ　））比常规　场分布示Ｓｉ层／埋层界面电场分布．可见，与常规ＳＯＩ结构　的Ｓｉ／埋层界面电场比较，ＣＤＬ　ＳＯＩ结构在两种不　同ｋ值的埋层界面处（图１中Ｐ点）引入了新的电　场峰Ａ，且ｋ　，ｋ。相差越大，电场峰Ａ愈高．对常规　ｓｏＩ结构，因ｋ　＝ｋ。，故无新的电场峰．图３（ａ）中仿　真结果和解析结果均表明，由于界面电场对表面电　场的调制作用，所以表面电场也在相应位置（图１中　Ｑ点）产生了新的电场峰Ｂ，且电场峰Ｂ随Ａ的增　加而增大．新的电场峰Ｂ使ｐｎ结和ｎ　ｎ结表面电　１　号　挈　耋　场峰降低，电场峰Ｂ越高，其效果越明显，漂移区表　面电场越均匀，器件（横向）耐压越高．常规ｓｏＩ结　构的ｐｎ结和ｎ　ｎ结表面电场峰较高，漂移区中间　表面电场很低，因而器件耐压较低．图３（ａ）表明，除　了在ｐｎ，ｎ＋ｎ结及两种埋层界面处表明电场的解　析结果略高于仿真结果以外，其他位置二者吻合较　ｓｏＩ结构高，因而器件耐压增加．　维普资讯 http://www.cqvip.com

第１１期　罗小蓉等：　复合介质层ｓ０Ｉ高压器件电场分布解析模型　一１Ｉ１。／　０　１）／ｐ　。１　８　。１Ｅ　２００７　好．这是由于结曲率的影响使结附近电势　（　，Ｙ）　偏离本文假设的抛物线性分布．图３（ｂ）为表面电势　分布．常规ＳＯＩ的表面电势分布呈现明显台阶分　布，即ｐｎ结和ｎ　ｎ结的分压较高，漂移区承受电压　很低，而ＣＤＬ结构漂移区承受电压更高，其中ｋ　＝２的ＣＤＬ结构表面电势接近线性分布，因而器件　耐压更高．　【１工ｌ３／≥０乏　互　＆　．　七　＞　Ｄｉｓｔａｎｃｅ　ｆｒｏｍ　ｓｕｒｆａｃｅ／￣ｍ　Ｄｉｓｔａｎｃｅ　ｆｒｏｍ　ｓｕｒｆａｃｅ／￣ｍ　图２（ａ）纵向电场分布；（ｂ）纵向电势分布　Ｆｉｇ．２（ａ）Ｖｅｒｔｉｃａｌ　ｅｌｅｃｔｒｉｃ　ｆｉｅｌｄ　ｄｉｓｔｒｉｂｕｔｉｏｎ；（ｂ）Ｖｅｒｔｉｃａｌ　ｐｏｔｅｎｔｉａｌ　ｄｉｓｔｒｉｂｕｔｉｏｎ（ｔｓ　２　ｍ，ｔｌ　１／ｚｍ，Ｌｄ　／２０ｕｍ・Ｌ１＝Ｌａ／２＋Ｌｓ）　言　里　＞　．型　重　岂　０　０　．量　８　苗　宝　∽　图３横向电场和电势分布（ａ）电场分布；（ｂ）表面电势分布　Ｆｉｇ．３　Ｈｏｒｉｚｏｎｔａｌ　ｅｌｅｃｔｒｉｃ　ｆｉｅｌｄ　ｄｉｓｔｒｉｂｕｔｉｏｎ　ａｎｄ　ｐｏｔｅｎｔｉａｌ　ｄｉｓｔｒｉｂｕｔｉｏｎ（ｔｓ＝２／ｚｍ，ｔｌ　３／ｚｍ，Ｌｄ　４０ｔ￣ｍ，Ｌ１　Ｌｄ／２＋Ｌｓ）（ａ）Ｅｌｅｃｔｒｉｃ　ｆｉｅｌｄ　ｄｉｓｔｒｉｂｕｔｉｏｎ；（ｂ）Ｓｕｒｆａｃｅ　ｐｏｔｅｎｔｉａｌ　ｄｉｓｔｒｉｂｕｔｉｏｎ　Ｄｉｓｔａｎｃｅ　ａｌｏｎｇ　ｓｕｒｆａｃｅ／ｐ．ｍ　图４　ｔｓ对表面电场和电势分布的影响　（ａ）表面电场分布；（ｂ）表面电势分布　Ｆｉｇ．４　Ｉｎｆｌｕｅｎｃｅ　ｏｆ　ｔｓ　ｏｎ　ｓｕｒｆａｃｅ　ｅｌｅｃｔｒｉｃ　ｆｉｅｌｄ　ａｎｄ　ｐｏｔｅｎｔｉａｌ　ｄｉｓｔｒｉｂｕｔｉｏｎ（ｋｚ　２，ｔｌ　３／ｚｍ，Ｌｄ　４０　ｍ，Ｌ１　Ｌｄ／２＋Ｌ　ｓ）（ａ）Ｓｕｒｆａｃｅ　ｅｌｅｃｔｒｉｃ　ｆｉｅｌｄ　ｄｉｓｔｒｉｂｕｔｉｏｎ；（ｂ）Ｓｕｒｆａｃｅ　ｐｏｔｅｎｔｉａｌ　ｄｉｓｔｒｉｂｕｔｉｏｎ　维普资讯 http://www.cqvip.com

半导体学报　第２７卷　图４给出了漂移区厚度ｔ　对表面电场和电势　分布的影响．由图４（ａ）可以看出，漂移区越薄，ｐｎ，　ｎ　ｎ结的电场峰及电场峰Ｂ越高．ｐｎ，ｎ　ｎ结的电　场峰值高，这是结的曲率引起的电场集中的结果．漂　移区越薄，界面电场对表面电场的调制越明显，电场　峰Ｂ越高，其提高耐压的作用越显著．如图４（ｂ）显　示，当ｔ　ｓ较小时，因电场峰Ｂ的作用使表面电势出　现新的台阶．　图５给出了埋层厚度ｔ。对表面电场分布的影　响．为了使器件不至于横向提前击穿，对埋层厚度分　别为１，２，３　ｍ的ＣＤＬ　ＳＯＩ结构，漂移区长度分别　为２０，３０，４０ｔｔｍ．由图可见，埋层越厚，ＣＤＬ　ＳＯＩ的　特征厚度ｔ　和ｔ　ｚ相差越大，电场峰Ｂ越高．这一点　与埋氧层阶梯结构（ｂｕｒｉｅｄ　ｏｘｉｄｅ　ｓｔｅｐ　ｓｔｒｕｃｔｕｒｅ，　ＢＯＳＳ）ＳＯＩ类似　引．根据公式（２），降低漏端埋层介　电常数ｋ。与增加漏端埋层厚度ｔ。等效．为了与ｋ。　＝２，ｔｌ＝１　ｍ的ＣＤＬ结构对比，选取ＢｏＳＳ结构的　ｔ１＝１　ｍ，ｔ　２＝２　ｍ，且二者漂移区浓度相同．图６　（ａ）给出了ＣＤＬ　ＳＯＩ和ＢｏＳＳ两种结构的Ｓｉ层／埋　层界面电场和表面电场分布的仿真结果．图６（ｂ）为　其表面电势分布．可见，两种结构均在表面和Ｓｉ层　／埋层界面引入了新电场峰，且二者表面电场和电势　分布十分相似，耐压近似相等．图中同时也给出了　ｔｌ＝１　ｍ，ｔ　２＝１．５　ｍ的ＢＯＳＳ结构的电场和电势　分布．与ＣＤＬ结构ｋ　和ｋ。相差较小的情况相同，ｔ　和ｔｚ相差较小的ＢＯＳＳ结构，其表面电场峰较低．　ｇ　＞　．　８　皇　∽　图５　ｒＩ对表面电场分布的影响　Ｆｉｇ．５　Ｉｎｆｌｕｅｎｃｅ　ｏｆ　ｔｉ　ｏｎ　ｓｕｒｆａｃｅ　ｅｌｅｃｔｒｉｃ　ｆｉｅｌｄ　ｄｉｓｔｒｉ・　ｂｕｔｉｏｎ　Ｅ　＞　之　互　岂　金　Ｃ　．８　竺　叫　图６　ＶＬｋ和ＢＯＳＳ结构电场和电势分布　（ａ）电场分布；（ｂ）表面电势分布　Ｆｉｇ．６　Ｅｌｅｃｔｒｉｃ　ｆｉｅｌｄ　ｄｉｓｔｒｉｂｕｔｉｏｎ（ａ）ａｎｄ　ｐｏｔｅｎｔｉａｌ　ｄｉｓｔｒｉｂｕｔｉｏｎ（ｂ）ｏｆ　ＣＤＬ　ＳＯＩ　ａｎｄ　ＢＯＳＳ　ＳＯＩ（ｔｓ＝２“ｍ，　Ｌｌ＝Ｌｄ／２＋Ｌｓ）　研究表明，当击穿在ｐｎ，ｎ　ｎ结同时发生时，即　Ｅ（０，０）＝Ｅ（Ｌ　）＝Ｅ　，器件击穿电压最高，将此式　代入（７）式，可得漂移区浓度Ｎ　满足　Ｎ　ｄｆｅｆｆ　ｋ　ｓＥｃ　（８）　其中　ｔ１　ｔｚｓｉｎｈ（Ｌ１／ｔ１）ｃｏｓｈ［（Ｌｄ—Ｌ１）／ｔｚ］＋ｔ￣ｓｉｎｈ［－（Ｌｄ—Ｌ１）／ｔ２］＋ｔ　［ｃｏｓｈ（Ｌ１／ｔ１）一１］ｓｉｎｈ［－（Ｌｄ—Ｌ１）／ｔ２］　“一—————　丁　＝　——一　为ＣＤＬ　ＳＯＩ结构的等效特征厚度；Ｅ　为硅的临界　击穿电场．（８）式为ＣＤＬ　ＳＯＩ器件的ＲＥＳＵＲＦ判　据．可见，ＣＤＬ　ＳＯＩ器件的ＲＥＳＵＲＦ条件不同于体　Ｓｉ和常规ＳＯＩ器件，前者除了考虑漂移区厚度ｔ　和埋层厚度ｔ。以外，还必须考虑埋层的构成，包括　ｋ　和Ｌ。的大小．当Ｌ。＝０，ＣＤＬ　ＳＯＩ结构变为低　ｋ（Ｌｏｗ　ｋ，Ｌｋ）ＳＯＩ结构，ｔｌ＝ｔ２：ｔ＝ｔ　ｓ×　、／，　；当Ｌ。＝Ｌ　，ＣＤＬ　ＳＯＩ结构变为　维普资讯 http://www.cqvip.com

第１１期　罗小蓉等：　复合介质层ＳＯＩ高压器件电场分布解析模型　常规ＳＯＩ结构，ｔ１＝ｔ２＝ｔ＝ｔｓ、／／０．５＋ｋｓ　ｔｌ／ｋ。　ｔｓ．　令ｔ　ｃｆｆ＝ｔ×ｃｏｔｈ（Ｌ　ｄ／２ｔ），此时，（８）式变为均匀介　质埋层的ＳＯＩ　ＲＥＳＵＲＦ判据．这与文献［１７］的ＳＯＩ　Ｓｉｎｇｌｅ　ＲＥＳＵＲＦ条件相同．可见，（８）式为ｓｏＩ　ＲＥ．　ＳＵＲＦ条件统一判据，不同的ＳＯＩ结构其等效特征　厚度不同．需要注意的是，Ｌｋ　ＳＯＩ结构的特征厚度　大于常规ＳＯｌ结构，所以满足ＲＥＳＵＲＦ条件的Ｎ　较常规ｓｏＩ结构更小．　图７给出了击穿电压ＢＶ与Ⅳ　关系的仿真结　果．图７（ａ）为不同ｔ　情况下，ＣＤＬ　ＳＯＩ结构、Ｌｋ　ＳＯＩ以及常规ＳＯＩ结构ＢＶ与Ⅳ　关系．仿真中采　之　‰　量　呈　；　昌　２　∞　＞　∞　０　＞　；　０　２　∞　图７击穿电压与漂移区浓度的关系　Ｆｉｇ．７　Ｂｒｅａｋｄｏｗｎ　ｖｏｌｔａｇｅ　ａｓ　ａ　ｆｕｎｃｔｉｏｎ　ｏｆ　ｔｈｅ　ｃｏｎ・　ｃｅｎｔｒａｔｉｏｎ　ｉｎ　ｄｒｉｆｔ　ｒｅｇｉｏｎ　用ｔ　ｓ＝２　ｍ．图７（ｂ）为ｔｓ不同时，ＢＶ与Ｎｄ关系，　其中ｔ　＝３　ｍ．与常规ＳＯＩ器件结构一样，当Ⅳ　较　低时，击穿发生在靠近ｎ　ｎ结处，击穿电压随Ⅳ　的　提高而提高；当Ⅳ　较高时，击穿发生在ｐｎ结处，击　穿电压随Ⅳ　的提高而降低．而当Ⅳ。取最优值　Ｎ　时，ｐｎ结和ｎ　ｎ结同时击穿，耐压最高．与公　式（８）一致，在满足ＲＥＳＵＲＦ条件的漂移区浓度　Ⅳ　随ｔｓ和ｔ－的增加而减小，随Ｌ　的增加而增　加．在ｔｓ和ｔ　一定的情况下，Ｌｋ　ＳＯＩ结构的Ⅳ　最小，常规ＳＯＩ结构的Ⅳ　最大，ＣＤＬ　ＳＯＩ的Ⅳ　介于二者之间．同时，击穿电压随ｔ　和ｔ　的增加而　提高．图７（ｂ）同时给出了ＣＤＬ　ＳＯＩ结构最高击穿　电压ＢＶ与低ｋ埋层的长度Ｌ　一Ｌ　的关系（漂移　区和器件长度分别为４０和５０￣ｔｍ）．该图表明，ＢＶ　随Ｌ　一Ｌ　的增加先增加后降低，这是由于当Ｌ　一　Ｌ　太长或太短时，新的表面电场峰距离ｐｎ结和ｎ　ｎ结的过近或过远，其对ｐｎ结和ｎ　ｎ结的电场峰　削弱作用不相当，导致表面电场不均匀，耐压降低．　图７显示，低ｋ　ＳＯＩ结构的击穿电压（ＢＶ＝４０１Ｖ）　高于常规ｓｏＩ结构（ＢＶ＝３０６Ｖ），这主要是低ｋ介　质对纵向电场调制的结果，ＣＤＬ　ＳＯＩ结构的击穿电　压比常规ＳＯＩ结构高，是不同ｋ值的介质埋层同时　对横向和纵向电场调制的结果．值得注意的是，当　ＣＤＬ结构低ｋ介质长度Ｌ　一Ｌ　＝１５／１ｍ，即仅占器　件总长度的３０％时，ＢＶ＝４５９Ｖ，为常规ｓｏＩ结构　耐压的１．５倍．这就使得ＳＯＩ材料大部分能采用常　规的埋氧层，降低了工艺难度且保证了ＳＯＩ器件的　稳定性和可靠性．　对于本文的ＣＤＬ　ＳＯＩ结构，低ｋ介质可选用　较成熟的ＳｉＯＦ薄膜．氟的加入使抗湿性变差，可以　采用对ＳｉＯＦ薄膜掺碳的方法加以改进．制备掺碳　的ＳｉＯＦ薄膜有两种方法，其一是用ＣＦ　直接注入　已制备好的ｓｉＯ２薄膜而得到，其二是直接以ＳｉＨ　／　Ｏｚ／ＣＦ　／ｃＨ　混合气体产生等离子体淀积形成，其　ｋ在２．５～２．８之内［１５，１８，１９］．本文选取第一种方法，　利用Ｓｍａｒｔ—ｃｕｔ（或ＢＥＳＯＩ）技术制备ＣＤＬ　ＳＯＩ材　料．Ｓｍａｒｔ．ｃｕｔ技术制备工艺流程如下：ｓｉ衬底氧化　一光刻一注入ＣＦ　形成局部掺碳ｓｉｏＦ一双面光刻　（将埋层的介质分布标记于衬底背面）一平坦化一与　另一注氢ｓｉ片键合一剥离一双面光刻（将衬底背面　的标记转移到有源层）．为了保证键合质量，版图设　计时，可使常规ＳＯＩ结构与ＣＤＬ结构交错排列，同　时，ＣＤＬ结构的低ｋ区可以较短．　４　结论　本文提出复合介质层ＳＯＩ高压器件新结构，并　建立该器件的解析模型，给出ＣＤＬ　ＳＯＩ和均匀介质　层ＳＯＩ　ＲＥＳＵＲＦ条件统一判据．复合介质埋层对横　向和纵向电场调制作用使器件耐压提高．对ｔ　＝　１　ｍ，ｋ２＝２，ｋ１＝３。９的ｃＤＬ　ＬＤＭｏｓ，其埋层电　场和器件耐压分别为２２２Ｖ／／￣ｍ和２６７Ｖ，分别比常　规ｓｏＩ结构提高了８２％和５８％，采用解析模型和二　维数值仿真对新结构的电场和电势进行分析，结果　表明，二者吻合较好．　维普资讯 http://www.cqvip.com

２Ｏ１Ｏ　半导体学报　第２７卷　参考文献　［１］Ｕｄｒｅａ　Ｆ，Ｇａｒｎｅｒ　Ｄ，Ｓｈｅｎｇ　Ｋ，ｅｔ　ａ１．ＳＯｌ　ｐｏｗｅｒ　ｄｅｖｉｃｅｓ．Ｅｌｅｃ．　ｔｒｏｎｉｃ　ａｎｄ　Ｃｏｍｍｕｎｉｃａｔｉｏｎ　Ｅｎｇｉｎｅｅｒｉｎｇ　Ｊｏｕｒｎａｌ，２０００，１２　Ｃｈｉｎｅｓｅ）［罗小蓉，张波，李肇基，等．部分局域电荷槽ＳＯｌ高　压器件新结构．半导体学报，２００６，２７（１）：１９３］　Ｌｌ１ｊ　Ｊｅｏｎ　Ｂ　Ｃ，Ｋｉｎ　Ｄ　Ｙ，Ｌｅｅ　Ｙ　Ｓ，ｅｔ　ａ１．Ｂｕｒｉｅｄ　ａｉｒ　ｇａｐ　ｓｔｒｕｃｔｕｒｅ　ｆｏｒ　ｉｍｐｒｏｖｉｎｇ　ｔｈｅ　ｂｒｅａｋｄｏｗｎ　ｖｏｌｔａｇｅ　ｏｆ　ＳＯｌ　ｐｏｗｅｒ　ＭＯＳ－　ＦＥＴ’ｓ．Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　Ｐｏｗｅｒ　Ｅｌｅｃｔｒｏｎｉｃｓ　ａｎｄ　Ｍｏｔｉｏｎ　Ｃｏｎ．　ｔｒｏｌ　Ｃｏｎｆｅｒｅｎｃｅ，２０００，３：１０６１　（１）：２７　［２］　Ｎａｋａｇａｗａ　Ａ，Ｙａｓｕｈａｒａ　Ｎ，Ｂａｂａ　Ｙ．Ｂｒｅａｋｄｏｗｎ　ｖｏｌｔａｇｅ　ｅｎ．　ｈａｎｃｅｍｅｎｔ　ｆｏｒ　ｄｅｖｉｃｅｓ　ｏｎ　ｔｈｉｎ　ｓｉｌｉｃｏｎ　ｌａｙｅｒ／ｓｉｌｉｃｏｎ　ｄｉｏｘｉｄｅ　ｆｉｌｍ．ＩＥＥＥ　Ｔｒａｎｓ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，１９９１，３８（７）：１６５０　［１２］Ｐｒｅｔｅｔ　Ｊ，Ｍｏｎｆｒａｙ　Ｓ，Ｃｒｉｓｔｏｌｏｖｅａｎｕ　Ｓ，ｅｔ　ａ１．Ｓｉｌｉｃｏｎ．ｏｎ．ｎｏｔｈｉｎｇ　ＭｏＳＦＥＴｓ：ｐｅｒｆｏｒｍａｎｃｅ，ｓｈｏｒｔ．ｃｈａｎｎｅｌ，ａｎｄ　ｂａｃｋｇａｔｅ　Ｃｏｕ．　［３］Ｆｕｎａｋｉ　Ｈ，Ｙａｍａｇｕｃｈｉ　Ｙ。Ｈｉｒａｙａｍａ　Ｋ，ｅｔ　ａ１．Ｎｅｗ　１２００Ｖ　ＭＯＳＦＥＴ　ｓｔｒｕｃｔｕｒｅ　ｏｎ　ＳＯｌ　ｗｉｔｈ　ＳＩＰＯＳ　ｓｈｉｅｌｄｉｎｇ　ｌａｙｅｒ．Ｐｒｏ・　ｃｅｅｄｉｎｇ　ｏｆ　ＩＳＰＳＤ，１９９８：２５　ｐｉｉｎｇ．ＩＥＥＥ　Ｔｒａｎｓ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，２００４，５１（２）：２４０　　ｌ１３　ｌ　Ｇ　ｒｉＩｌ　Ａ，Ｐａｔｅｌ　Ｖ．Ｌｏｗ　ｄｉｅｌｅｃｔｒｉｃ　ｃｏｎｓｔａｎｔ　ｆｉｌｍｓ　ｐｒｅｐａｒｅｄ　ｂｙ　ｐｌａｓｍａ．ｅｎｈａｎｃｅｄ　ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ　ｆｒｏｍ　ｔｅｔｒａｍｅｔｈ．　［４］Ｋａｐｅｌｓ　Ｈ，Ｐｌｉｋａｔ　Ｒ，Ｓｉｌｂｅｒ　Ｄ．Ｄｉｅｌｅｃｔｒｉｃ　ｃｈａｒｇｅ　ｔｒａｐｓ：ａ　ｎｅｗ　ｓｔｒｕｃｔｕｒｅ　ｅｌｅｍｅｎｔ　ｆｏｒ　ｐｏｗｅｒ　ｄｅｖｉｃｅｓ．Ｐｒｏｃｅｅｄｉｎｇ　ｏｆ　ＩＳＰＳＤ，　２０００：２０５　ｙｌｓｉｌａｎｅ．Ｊ　Ａｐｐｌ　Ｐｈｙｓ，１９９９，８５（６）：３３１４　　ｌ１４　ｌ　Ｌｅｅ　Ｓ，Ｐａｒｋ　Ｊ　Ｗ．Ｅｆｆｅｃｔ　ｏｆ　ｐｏｓｔｐｌａｓｍａ　ｔｒｅａｔｍｅｎｔ　ｏｎ　ｃｈａｒａｃ．　ｔｅｒｉｓｔｉｃｓ　ｏｆ　ｅｌｅｃｔｒｏｎ　ｃｙｃｌｏｔｒｏｎ　ｒｅｓｏｎａｎｃｅ　ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐ．　［５］Ｌｕｏ　Ｘｉａｏｒｏｎｇ，Ｌｉ　Ｚｈａｏｊｉ，Ｚｈａｎｇ　Ｂｏ，ｅｔ　ａ１．Ａ　ｎｏｖｅｌ　ｓｔｒｕｃｔｕｒｅ　ａｎｄ　ｉｔｓ　ｂｒｅａｋｄｏｗｎ　ｍｅｃｈａｎｉｓｍ　ｏｆ　ＳＯｌ　ｈｉｇｈ　ｖｏｌｔａｇｅ　ｄｅｖｉｃｅ　ｗｉｔｈ　ｓｈｉｅｌｄｉｎｇ　ｔｒｅｎｃｈ．Ｃｈｉｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ，　ｏｓｉｔｉｏｎ　ＳｉＯＦ　ｆｉｌｍｓ．Ｊ　Ｖａｃ　Ｓｃ　Ｔｅｃｈｎｏｌ　Ａ，１９９９，１７（２）：４５８　［１５］Ｗａｎｇ　Ｐｅｎｇｆｅｉ，Ｄｉｎｇ　Ｓｈｉｊｉｎ，Ｚｈａｎｇ　Ｗｅｉ，ｅｔ　ａ１．ＣＶＤ　ｔｅｃｈｎｏｌｏ．　ｇｉｅｓ　ｕｓｅｄ　ｉｎ　ｐｒｅｐａｒａｔｉｏｎ　ｏｆ　ｌｏｗ　ｄｉｅｌｅｃｔｒｉｃ　ｃｏｎｓｔａｎｔ　ｍａｔｅｒｉａｌｓ　２００５，２６（１１）：２１５４（ｉｎ　Ｃｈｉｎｅｓｅ）［罗小蓉，李肇基，张波，等．　屏蔽槽ＳＯｌ高压器件新结构和耐压机理．半导体学报，２００５，　２６（１１）：２１５４］　［６］Ｌｕｏ　Ｘｉａｏｒｏｎｇ，Ｌｉ　Ｚｈａｏｊｉ，Ｚｈａｎｇ　Ｂｏ．Ａ　ｎｏｖｅｌ　Ｅ－ＳＩＭＯＸ　ＳＯｌ　ｈｉｇｈ　ｖｏｌｔａｇｅ　ｄｅｖｉｃｅ　ｓｔｒｕｃｔｕｒｅ　ｗｉｔｈ　ｓｈｉｅｌｄｉｎｇ　ｔｒｅｎｃｈ．ＩＣ—　ＣＣＡＳ，２００５：１４０３　ｆｏｒ　ＵＬＳＩ．Ｍｉｃｒｏｆａｂｒｉｃａｔｉｏｎ　Ｔｅｃｈｎｏｌｏｇｙ，２００１，１：３Ｏ（ｉｎ　Ｃｈｉ．　ｎｅｓｅ）［王鹏飞，丁士进，张卫，等．ＵＬＳＩ低介电常数材料制备　中的ＣＶＤ技术．微细加工技术，２００１，１：３０］　ｒ１６］　Ｋｉｍ　Ｉ　Ｊ，ＭａｔＳｕｍｏｔｏ　Ｓ，Ｓａｋａｉ　Ｔ，ｅｔ　ａ１．Ｂｒｅａｋｄｏｗｎ　ｖｏｌｔａｇｅ　ｉｍ．　ｐｒｏｖｅｍｅｎｔ　ｆｏｒ　ｔｈｉｎ．ｆｉｌｍ　Ｓ０Ｉ　ｐｏｗｅｒ　ＭＯＳＦＥＴ’ｓ　ｂｙ　ａ　ｂｕｒｉｅｄ　ｏｘｉｄｅ　ｓｔｅｐ　ｓｔｒｕｃｔｕｒｅ．ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔ，１９９４，１５　（５）：１４８　［７］Ｍｅｒｃｈａｎｔ　Ｓ，Ａｒｎｏｌｄ　Ｅ，Ｂａｕｍｇａｒｔ　Ｈ，ｅｔ　ａ１．Ｒｅａｌｉｚａｔｉｏｎ　ｏｆ　ｈｉｇｈ　ｂｒｅａｋｄｏｗｎ　ｖｏｌｔａｇｅ（＞７００Ｖ）ｉｎ　ｔｈｉｎ　ＳＯｌ　ｄｅｖｉｃｅ．Ｐｒｏｃｅｅｄｉｎｇ　３ｒｄ　Ｉｎｔ　Ｓｙｍｐ　ｏｎ　Ｐｏｗｅｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｄｅｖｉｃｅｓ　ａｎｄ　ＩＣｓ，　１９９１：３１　［１７］Ｇｕｏ　Ｙｕｆｅｎｇ，Ｆａｎｇ　Ｊｉａｎ，Ｚｈａｎｇ　Ｂｏ，ｅｔ　ａ１．Ａ　２Ｄ　ａｎａｌｙｔｉｃａｌ　ｍｏｄｅｌ　ｏｆ　ＳＯＩ　ｄｏｕｂｌｅ　ＲＥＳＵＲＦ　ｅｆｆｅｃｔ．Ｃｈｉｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　［８］Ｔａｄｉｋｏｎｄａ　Ｒ，Ｈａｒｄｉｋａｒ　Ｓ，Ｎａｒａｙａｎａｎ　Ｅ　Ｍ　Ｓ．Ｒｅａｌｉｚｉｎｇ　ｈｉｇｈ　ｂｒｅａｋｄｏｗｎ　ｖｏｌｔａｇｅｓ（＞６００Ｖ）ｉｎ　ｐａｒｔｉａｌ　ＳＯｌ　ｔｅｃｈｎｏｌｏｇｙ．　Ｓｏｌｉｄ．Ｓｔａｔｅ　Ｅｌｅｃｔｒｏｎ，２００４，４８：１６５５　Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ，２００５，２６（４）：３３（ｉｎ　Ｃｈｉｎｅｓｅ）［郭宇锋，方健，　张波，等．ｓｏＩ基双级ＲＥｓＵＲＦ二维解析模型．半导体学报，　２００５，２６（４）：３３　ｌ　［９］Ｄｕａｎ　Ｂａｏｘｉｎｇ，Ｌｉ　Ｚｈａｏｊｉ，Ｚｈａｎｇ　Ｂｏ．Ａ　ｎｅｗ　ｐａｒｔｉａｌ　ＳＯｌ　ｐｏｗ—　ｅｒ　ｄｅｖｉｃｅ　ｓｔｒｕｃｔｕｒｅ　ｗｉｔｈ　ｐ－ｔｙｐｅ　ｂｕｒｉｅｄ　ｌａｙｅｒ．Ｓｏｌｉｄ－Ｓｔａｔｅ　Ｅｌｅｃ・　ｔｒｏｎ，２００５，４９：１９６５　［１８］Ｙｕｎ　ＳＭ，ＣｈａｎｇＨＹ，ＫａｎｇＭ　Ｓ，ｅｔ　ａ１．Ｌｏｗ　ｄｉｅｌｅｃｔｒｉｃ　ｃｏｎ－　ｓｔａｎｔ　ｆｉｌｍｓ　ＣＦ／ＳｉＯＦ　ｃｏｍｐｏｓｉｔｅ　ｆｉｌｍ　ｄｅｐｏｓｉｔｉｏｎ　ｉｎ　ａ　ｈｅｌｉｃｏｎ　ｐｌａｓｍａ　ｒｅａｃｔｏｒ．Ｔｈｉｎ　Ｓｏｌｉｄ　Ｆｒｉｍｓ，１９９９，３４１：１０９　［１０］Ｌｕｏ　Ｘｉａｏｒｏｎｇ，Ｚｈａｎｇ　Ｂｏ，Ｌｉ　Ｚｈａｏｊｉ，ｅｔ　ａ１．Ａ　ｎｏｖｅｌ　ＳＯｌ　ｈｉｇｈ　ｖｏｌｔａｇｅ　ｄｅｖｉｃｅ　ｓｔｒｕｃｔｕｒｅ　ｗｉｔｈ　ｐａｒｔｉａｌ　ｌｏｃａｔｉｎｇ　ｃｈａｒｇｅ　ｔｒｅｎｃｈ．　Ｃｈｉｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ，２００６，２７（１）：１９３（ｉｎ　ｒ１９］Ｌｕｂｇｕｂａｎ　Ｊ　Ｊｒ，Ｓａｉｔｏｈ　Ａ，Ｋｕｒａｔａ　Ｙ，ｅｔ　ａ１．Ｓｔａｂｉｌｉｔｙ　ｏｆ　ｔｈｅ　ｄｉｅ．　１ｅｃｔｒｉｃ　ｐｒｏｐｅｒｔｉｅｓ　ｏｆ　ＰＥＣＶＤ　ｄｅｐｏｓｉｔｅｄ　ｃａｒｂｏｎ．ｄｏｐｅｄ　ＳｉＯＦ　ｆｉｌｍｓ．Ｔｈｉｎ　Ｓｏｌｉｄ　Ｆｉｌｍｓ，１９９９，３３７：６７　Ａｎａｌｙｔｉｃａｌ　Ｍｏｄｅｌ　ｆｏｒ　ｔｈｅ　Ｅｌｅｃｔｒｉｃ　Ｆｉｅｌｄ　Ｄｉｓｔｒｉｂｕｔｉｏｎ　ｏｆ　ａｎ　ＳＯ１　Ｈｉｇｈ　Ｖｏｌｔａｇｅ　Ｄｅｖｉｃｅ　ｗｉｔｈ　ａ　Ｃｏｍｐｏｕｎｄ　Ｄｉｅｌｅｃｔｒｉｃ　Ｌａｙｅｒ　Ｌｕｏ　Ｘｉａｏｒｏｎｇ　，Ｌｉ　Ｚｈａｏｊｉ，ａｎｄ　Ｚｈａｎｇ　Ｂｏ　（Ｃｏｌｌｅｇｅ　ｏｆ　Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ　ａｎｄ　Ｓｏｌｉｄ－Ｓｔａｔｅ　Ｅｌｅｃｔｒｏｎｉｃｓ，Ｕｎｉｖｅｒｓｉｔｙ　ｏｆ　Ｅｌｅｃｔｒｏｎｉｃ　Ｓｃｉｅｎｃｅ　ａｎｄ　Ｔｅｃｈｎｏｌｏｇｙ，Ｃｈｅｎｇｄｕ　６１００５４，Ｃｈｉｎａ）　Ａｂｓｔｒａｃｔ：Ａ　ｎｏｖｅｌ　ＳＯＩ　ｈｉｇｈ　ｖｏｌｔａｇｅ　ｄｅｖｉｃｅ　ｗｉｔｈ　ａ　ｃｏｍｐｏｕｎｄ　ｄｉｅｌｅｃｔｒｉｃ　ｂｕｒｉｅｄ　ｌａｙｅｒ　ｉｓ　ｐｒｏｐｏｓｅｄ，ａｎｄ　ａｎ　ａｎａｌｙｔｉｃａｌ　ｍｏｄｅｌ　ｆｏｒ　ｉｔｓ　ｅｌｅｃｔｒｉｃ　ｆｉｅｌｄ　ａｎｄ　ｐｏｔｅｎｔｉａｌ　ｉＳ　ｅｓｔａｂｌｉｓｈｅｄ．Ａ　ｕｎｉｆｉｅｄ　ｃｒｉｔｅｒｉｏｎ　ｏｆ　ＲＥＳＵＲＦ　ｃｏｎｄｉｔｉｏｎ　ｆｏｒ　ＣＤＬ　ＳＯＩ　ａｎｄ　ａ　ｕｎｉｆｏｒｍ　ｄｉｅｌｅｃｔｒｉｃ　ｂｕｒｉｅｄ　ｌａｙｅｒ　ＳＯＩ　ｄｅｖｉｃｅ　ｉｓ　ｇｉｖｅｎ．Ｔｈｅ　ｖｅｒｔｉｃａｌ　ｅｌｅｃｔｒｉｃ　ｆｉｅｌｄ　ｏｆ　ｔｈｅ　ｂｕｒｉｅｄ　ｌａｙｅｒ　ｉｓ　ｅｎｈａｎｃｅｄ　ｄｕｅ　ｔｏ　ｔｈｅ　ｌｏｗ　ｋ（ｐｅｒｍｉｔｔｉｖｉｔｙ）ｏｆ　ｔｈｅ　ｄｉｅｌｅｃｔｒｉｃ　ｂｕｒｉｅｄ　ｌａｙｅｒ　ａｔ　ｔｈｅ　ｄｒａｉｎ　ｓｉｄｅ．ｔｈｅ　ｅｌｅｃｔｒｉｃ　ｆｉｅｌｄ　ｉｎ　ｔｈｅ　ｄｒｉｆｔ　ｒｅｇｉｏｎ　ｉｓ　ｍｏｄｕｌａｔｅｄ　ｂｙ　ｔｈｅ　ｃｏｍｐｏｕｎｄ　ｄｉｅｌｅｃｔｒｉｃ　ｌａｙｅｒ　ｗｉｔｈ　ｄｉｆｆｅｒｅｎｔ　ｋ　ｖａｌｕｅｓ．ａｎｄ　ｂｏｔｈ　ｉｎｃｒｅａｓｅ　ｔｈｅ　ｂｒｅａｋｄｏｗｎ　ｖｏｌｔａｇｅ　ｏｆ　ｔｈｅ　ｄｅｖｉｃｅ．Ｂａｓｅｄ　ｏｎ　ｔｈｅ　ａｎａｌｙｔｉｃａｌ　ｍｏｄｅｌ　ａｎｄ　ｔｈｅ　２Ｄ　ｄｅ．　ｖｉｃｅ　ｓｉｍｕｌａｔｉｏｎ，ｔｈｅ　ｅｌｅｃｔｒｉｃ　ｆｉｅｌｄ　ｄｉｓｔｒｉｂｕｔｉｏｎ　ａｎｄ　ｐｏｔｅｎｔｉａｌ　ｄｉｓｔｒｉｂｕｔｉｏｎ　ａｒｅ　ａｎａｌｙｚｅｄ．Ｔｈ　ｓｉｍｕｌａｔｉｏｎ　ｒｅｓｕｌｔｓ　ａｒｅ　ｉｎ　ｇｏｏｄ　ａｇｒｅｅ．　ｍｅｎｔ　ｗｉｔｈ　ｔｈｅ　ａｎａｌｙｔｉｃａｌ　ｒｅｓｕｌｔｓ．Ｉｔ　ｓｈｏｗｓ　ｔｈａｔ　ｔｈｅ　ｅｌｅｃｔｒｉｃ　ｆｉｅｌｄ　ｏｆ　ｔｈｅ　ｂｕｒｉｅｄ　ｌａｙｅｒ　ａｎｄ　ｂｒｅａｋｄｏｗｎ　ｖｏｌｔａｇｅ　ｏｆ　ｔｈｅ　ＣＤＬ　ＳＯ１　ｗｈｅｎ　ｔｈｅ　ｌｏｗ　ｋ　ｖａｌｕｅ　ｉｓ　２　ａｒｅ　ｅｎｈａｎｃｅｄ　ｂｙ　８２％ａｎｄ　５８％ｃｏｍｐａｒｅｄ　ｔｏ　ｃｏｎｖｅｎｔｉｏｎａｌ　ＳＯＩ，ｒｅｓｐｅｃｔｉｖｅｌｙ．　Ｋｅｙ　ｗｏｒｄｓ：ｃｏｍｐｏｕｎｄ　ｄｉｅｌｅｃｔｒｉｃ　ｌａｙｅｒ；ｖｅｒｔｉｃａｌ　ｅｌｅｃｔｒｉｃ　ｆｉｅｌｄ；ｍｏｄｕｌａｔｉｏｎ；ｂｒｅａｋｄｏｗｎ　ｖｏｌｔａｇｅ；ＲＥＳＵＲＦ　ｃｒｉｔｅｒｉｏｎ　ＥＥＡＣＣ：２５６０Ｂ；２５６０Ｐ　Ａｒｔｉｃｌｅ　ＩＤ：０２５３．４１７７（２００６）１１－２００５．０６　＊Ｐｒｏｊｅｃｔ　ｓｕｐｐｏｒｔｅｄ　ｂｙ　ｔｈｅ　Ｎａｔｉｏｎａｌ　Ｎａｔｕｒａｌ　Ｓｃｉｅｎｃｅ　Ｆｏｕｎｄａｔｉｏｎ　ｏｆ　Ｃｈｉｎａ（Ｎｏ．６０４３６０３０）ａｎｄ　ｔｈｅ　Ａｒｍａｍｅｎｔ　Ｐｒｅ－Ｒｅｓｅａｒｃｈ　Ｆｏｕｎｄａｔｉｏｎ　ｏｆ　Ｃｈｉｎａ（Ｎｏ．９１４０Ｃ０９０３０５０６ＤＺ０２）　’Ｃｏｒｒｅｓｐｏｎｄｉｎｇ　ａｕｔｈｏｒ．Ｅｍａｉｌ：ｘｒｌｕｏ＠ｕｅｓｔｃ．ｅｄｕ．ｃｎ　Ｒｅｃｅｉｖｅｄ　２６　Ｍａｙ　２００６，ｒｅｖｉｓｅｄ　ｍａｎｕｓｃｒｉｐｔ　ｒｅｃｅｉｖｅｄ　４　Ｊｕｌｙ　２００６　⑥２００６　Ｃｈｉｎｅｓｅ　Ｉｎｓｔｉｔｕｔｅ　ｏｆ　Ｅｌｅｃｔｒｏｎｉｃｓ